Реализация с исправленной логикой

Если поведение ввода-вывода комбинационной схемы определяется с помощью логического оператора, то оператор может быть легко выражен в форме суммы произведений с использованием булевой алгебры. Оказавшись в этой форме, его реализация является относительно простой задачей.
Далее мы рассмотрим реализацию комбинационных схем с использованием шлюзовых сетей и мультиплексоров. Это фиксированные (в отличие от программируемых) логические устройства в том смысле, что они используются путем соответствующего соединения их входных / выходных клемм без изменения внутренних структур строительных блоков.
Давайте начнем с булевой функции D, определенной как
где A, B и C - входные переменные, значения которых могут быть 0 или 1. Для прямой реализации, основанной на предыдущем выражении, потребуются три чипа: один, содержащий инверторы (например, 7404), другой, который содержит логические элементы с двумя входами AND ( например, 7408), и тот, который содержит ворота с двумя входами ИЛИ (например, 7432). Переписание логического выражения для D как
уменьшает количество вентилей с 4 до 3, но не влияет на количество компонентов или чипов, обсуждавшееся в предыдущем. Применяя теорему Деморгана, мы можем получить эквивалентное логическое выражение для нашей целевой булевой функции, которое может быть реализовано с использованием одного чипа, содержащего только вентили NOR (например, 7402).[12]
Аналогично, теорема Деморгана позволяет нам преобразовать логическое выражение в такое, для реализации которого требуются только вентили NAND:
На рисунке 1 показаны три реализации шлюзовой сети D с использованием вентилей NOT-AND-OR, NOR и NAND, как обсуждалось в предыдущем разделе.
Выход D такой комбинационной шлюзовой сети становится доступным через определенную задержку после применения ее входов. С компонентами уровня вентиля задержка ввода-вывода или задержка комбинационной схемы зависит от количества и типов ворот, расположенных на самом медленном пути от входного терминала до выхода

. Количество уровней затвора является приблизительным показателем задержки канала.[6]
Рисунок 1. Реализация булевой функции D = AB + B¬C сетями ворот
Практические комбинационные схемы могут содержать намного больше вентилей и уровней, чем простые примеры, показанные на рис. 1. Поскольку комбинационные схемы часто размещаются между синхронно синхронизированными запоминающими элементами или защелками, задержка схемы определяет тактовую частоту и, таким образом, общую скорость системы.
Одним из способов повышения скорости вычислений или пропускной способности является разделение вентилей на узкие слайсы, каждый из которых состоит всего из нескольких уровней, и буферизация сигналов, идущих от одного слайса к следующему в защелках. [15]
Таким образом, тактовая частота может быть увеличена, и новый набор входов обрабатывается в каждом тактовом цикле. Таким образом, пропускная способность улучшается, в то время как задержка и стоимость ухудшаются из-за установки защелок (см. Рис. 2).
Рисунок 2. Схема конвейерной комбинационной схемы
Сегодня технологии цифровой реализации достаточно сложны, и ни стоимость, ни задержка не могут быть легко предсказаны на основе простых представлений, таких как число вентилей, входов шлюза или уровней шлюза. Таким образом, задача реализации логической схемы часто сводится к инструментам автоматического синтеза или САПР.
В качестве дополнительного преимущества такие инструменты могут учитывать множество других факторов, помимо стоимости и задержки. Примеры таких факторов включают энергопотребление, предотвращение опасностей и простоту тестирования (тестируемость). Реализация комбинационных схем с помощью специально разработанных шлюзовых сетей представляет собой подход ASIC (специализированная интегральная схема). [12]
Схема предназначена для вычисления конкретной функции и не может использоваться для любой другой функции, если ее компоненты не модифицированы или дополнены